Feature reduction for FPGA based implementation of learning classifiersFeature reduction for FPGA based implementation of learning classifiersΜείωση γνωρισμάτων για υλοποίηση σε αναδιατασσόμενο υλικό ταξινομητών μάθησης Διπλωματική Εργασία Diploma Work 2024-02-262024enDuring recent years data sets have grown rapidly in size, mainly because they are collectively gathered by numerous consumer information-sensing internet of things (IoT) devices or services, such as mobile devices, software logs, cameras, wireless sensor networks, etc. Heterogeneous hardware, such as FPGAs, seem to be a promising alternative in terms of acceleration, even from GPUs, in complex machine learning problems. They still suffer though from low on-chip memory resources making scaling to high dimensionality tasks difficult, as input/output (I/O) traffic may dominate the overall latency. Due to such restrictions, FPGAs currently, are mostly used for the inference task and not the training one, as it usually requires fewer memory resources. In this work, we propose a general dimensionality reduction scheme for learning classifiers, operating both as training and inference accelerators which could be applied in low resource hardware devices, such as FPGAs. We achieve impressive improvements, with on-chip memory utilization during training reduced by 10× to 32× for online and batch learning, with around 5% loss in accuracy. We implement a pipelined hardware architecture, using a learning classifier coupled with a dimensionality reduction scheme implementing two different methods: Hash Kernel and Sparse Random Projection.Τα τελευταία χρόνια τα σύνολα δεδομένων έχουν αυξηθεί ραγδαία σε μέγεθος, κυρίως επειδή συλλέγονται μαζικά από πολυάριθμες συσκεύες για τους καταναλω- τές στο διαδίκτυο των πραγμάτων ή υπηρεσιών, όπως κινητές συσκευές, αρχεία καταγραφής λογισμικού, κάμερες, ασύρματα δίκτυα αισθητήρων, κ.λπ. Ετερογε- νές υλικό, όπως η αναδιατασσόμενη λογική (Field Programmable Gate Arrays - FPGA) , φαίνεται να είναι μια πολλά υποσχόμενη εναλλακτική από άποψη επιτάχυν- σης, ακόμη και από επεξεργαστή γραφικών Graphics Processing Unit (GPU), σε πολύπλοκα προβλήματα μηχανικής μάθησης. ΄Ομως εξακολουθούν να υποφέρουν από χαμηλούς πόρους μνήμης στο ολοκληρωμένο κύκλωμα, καθιστώντας δύσκολη την κλιμάκωση σε εργασίες υψηλής διάστασης, καθώς το ινπυτ/ουτπυτ (Ι/Ο) μπο- ρεί μπορεί να κυριαρχεί στη συνολική καθυστέρηση. Λόγω τέτοιων περιορισμών, οι FPGAs επί του παρόντος χρησιμοποιούνται κυρίως για την εξαγωγή συμπε- ρασμάτων και όχι για την διαδικασία εκπαίδευσης, καθώς συνήθως αυτή απαιτεί λιγότερους πόρους μνήμης. Στην παρούσα διπλωματική εργασία προτείνουμε ένα γενικό σχήμα μείωσης διαστάσεων για ταξινομητές εκμάθησης που λειτουργούν με διπλό ρόλο ως επιταχυντές τόσο εκπαίδευσης όσο και συμπερασμάτων, και θα μπορούσαν να εφαρμοστούν σε συσκευές υλικού με λίγους πόρους, όπως οι FPGAs. Τα αποτελέσματα της παρούσας διπλωματικής εργασίας καταδεικνύουν εντυπωσιακές βελτιώσεις, με τη χρήση μνήμης στο ολοκληρωμένο κύκλωμα κατά τη διάρκεια της εκμάθησης, μειωμένη κατά 10× έως 32× για διαδικτυακή και μαζι- κή εκμάθηση, με περίπου 5% απώλεια σε ακρίβεια. Υλοποιούμε μια αρχιτεκτονική υλικού με διοχέτευση pipelining χρησιμοποιώντας έναν ταξινομητή εκμάθησης σε συνδυασμό με ένα σχήμα μείωσης διαστάσεων που εφαρμόζει δύο διαφορετικές μεθόδους: πυρήνα κατακερματισμού και αραιή τυχαία προβολή.http://creativecommons.org/licenses/by-sa/4.0/Πολυτεχνείο Κρήτης::Σχολή Ηλεκτρολόγων Μηχανικών και Μηχανικών ΥπολογιστώνVogiatzis_Konstantinos_Dip_2024.pdfChania [Greece]Library of TUC2024-02-23application/pdf1.1 MBfree Vogiatzis Konstantinos Βογιατζης Κωνσταντινος Dollas Apostolos Δολλας Αποστολος Lagoudakis Michail Λαγουδακης Μιχαηλ Papaefstathiou Ioannis Παπαευσταθιου Ιωαννης Πολυτεχνείο Κρήτης Technical University of Crete FPGA Dimentional reduction Machine learning